Hỏi / Đáp Thiết kế bo mạch và bố trí các yêu cầu về PCIe Skew

[johnmladenik]

Tôi đang thiết kế một bo mạch với một PCIe Switch trên đó. Nó có một làn PCIe Gen 3 Upstream đơn đi vào và 5 làn đơn mô-đun điều khiển hạ lưu. Các làn PCIe On Board có vẻ đơn giản. Nhưng còn upstream từ CPU Board đến Destination board thì sao? Tôi đã tìm thấy các yêu cầu về độ lệch cho PCIe Signal Skew, nhưng nó không chỉ rõ liệu đó là TX đến RX hay cho các đầu nối đến PCIe Connector, mà chúng tôi không sử dụng. Đây là hệ thống VPX chứ không phải hệ thống PCIe Standard, sử dụng bus PCIe để giao tiếp giữa các bo mạch với một backplane giữa các bo mạch. Vậy các yêu cầu về độ lệch có cần phải bao phủ trên cả 3 bo mạch Nguồn, Backplane và Destination không?

 

[Ralston18]

Bạn đã cân nhắc những câu trả lời khả thi nào (hoặc có lẽ là giải pháp)?

Tôi đề xuất bạn nên đăng những câu trả lời đó cùng với một số thông tin hỗ trợ và trích dẫn tài liệu tham khảo.

Có vẻ như có nhiều kiến trúc/tiêu chuẩn VPX khác nhau - bạn đang sử dụng kiến trúc/tiêu chuẩn nào?

Bạn sẽ cần cung cấp thêm thông tin chi tiết.

 

[johnmladenik]

Bạn đã cân nhắc những câu trả lời khả thi nào (hoặc có thể là giải pháp)?

Tôi đề xuất bạn đăng những câu trả lời đó cùng với một số thông tin hỗ trợ và trích dẫn tài liệu tham khảo.

Có vẻ như có nhiều kiến trúc/tiêu chuẩn VPX khác nhau - bạn đang sử dụng kiến trúc/tiêu chuẩn nào?

Bạn sẽ cần cung cấp thêm thông tin chi tiết.

Bo mạch là bo mạch 3U trong hệ thống hoàn toàn mới và tùy chỉnh. VPX chỉ là tiêu chuẩn cơ học chứ không phải điện, chúng tôi đang thiết lập các yêu cầu đó.

Yêu cầu về độ lệch PCIe mà tôi tìm thấy ở nhiều nơi chỉ ra độ lệch 5mil giữa cặp +/-. Nó KHÔNG nói rằng nó nằm giữa TX tới RX hay từ đầu nối PCIe tới RX hoặc TX. Và một hệ thống PCIe tiêu chuẩn thường có hai bo mạch, Bo mạch xử lý và Bo mạch đích, trong khi chúng ta có một mặt phẳng sau giữa bo mạch nguồn và bo mạch detestation.

Tôi đã thực hiện tới 12G tín hiệu vi sai trong quá khứ không phải là PCIe và sử dụng chu kỳ 2% cho TX-RX nên đã sử dụng 1% trên mỗi bo mạch và đối với tín hiệu 12G, nó có mô phỏng toàn vẹn tín hiệu tuyệt vời. . Nhưng tôi hy vọng tìm hiểu xem Bo mạch PCIe khác được thiết kế sử dụng như yêu cầu của họ. Khoảng cách 5 Mil trên 3 bo mạch là một nhiệm vụ khá khó khăn. Đây là 0,3% Chu kỳ của PCIe Gen 3.

Chúng tôi đang sử dụng Tachyon 100G thay vì FR4 thông thường, mang lại độ trễ truyền và pin tốt hơn cho tín hiệu tốc độ cao so với FR4.

 

[Ralston18]

Cảm ơn bạn.

Theo quan điểm của tôi, bài đăng và câu hỏi của bạn có thể là một trong những câu hỏi phức tạp và khó nhất mà tôi từng thấy.

Điều này (công bố đầy đủ) hiện nằm ngoài vùng thoải mái của tôi.

Điều đó nói rằng, hiện tại bạn đang đi đúng hướng khi đăng bài ở đây.

Tiếp tục đăng câu hỏi, mối quan tâm, vấn đề của bạn, v.v., nhưng hãy đảm bảo đưa vào những gì bạn tin là câu trả lời, giải pháp, v.v.

Có thể có những người khác (kiểu EE?) sau đó có thể đăng thêm câu hỏi, ý tưởng và đề xuất.

Khi đó, mọi người đều có thể hưởng lợi và học hỏi.

Bao gồm cả tôi.

Gợi ý:

Tôi lưu ý rằng "Bo mạch là bo mạch 3U trong hệ thống hoàn toàn mới và tùy chỉnh. VPX chỉ là tiêu chuẩn cơ học chứ không phải điện, chúng tôi đang đặt ra các yêu cầu đó."

Liệt kê các yêu cầu đó.

 

[johnmladenik]

Cảm ơn bạn.

Theo quan điểm của tôi, bài đăng và câu hỏi của bạn có thể là một trong những câu hỏi phức tạp và khó nhất mà tôi từng thấy.

Điều này (tiết lộ đầy đủ) hiện nằm ngoài vùng thoải mái của tôi.

Điều đó nói rằng, bây giờ bạn đang đi đúng hướng khi đăng bài ở đây.

Tiếp tục đăng câu hỏi, mối quan tâm, vấn đề của bạn, v.v., nhưng hãy đảm bảo đưa vào những gì bạn tin là câu trả lời, giải pháp, v.v..

Có thể có những người khác (kiểu EE? ) người sau này có thể đăng thêm các câu hỏi, ý tưởng và đề xuất.

Khi đó, mọi người đều có thể hưởng lợi và học hỏi.

Bao gồm cả tôi.

Gợi ý:

Tôi lưu ý rằng "Board là bo mạch 3U trong hệ thống hoàn toàn mới và tùy chỉnh. VPX chỉ là tiêu chuẩn cơ học chứ không phải điện, chúng tôi đang thiết lập các yêu cầu đó."

Liệt kê các yêu cầu đó.

Tôi đang cố gắng tìm ra các yêu cầu định tuyến cho PCIe với câu hỏi này. Có một yêu cầu về 1 đầu vào PCIe cho một Công tắc PCIe điều khiển 5 Mô-đun IO 1553 khác nhau. Sẽ không hữu ích nhiều nếu liệt kê các yêu cầu khác như có bao nhiêu đầu vào và đầu ra tương tự, bao nhiêu đầu vào & đầu ra Open_28V, v.v. Câu hỏi này nhắm đến bất kỳ kỹ sư nào đã thiết kế bo mạch tùy chỉnh có bus điều khiển PCIe trên đó. Họ sẽ phải tạo ra các ràng buộc/yêu cầu để kỹ sư bố trí có thể bố trí bo mạch. Bo mạch thực sự có hàng trăm yêu cầu riêng lẻ, không có yêu cầu nào liên quan đến kiến thức mà tôi tìm kiếm. Thông tin này rất cụ thể và không dễ dàng tìm thấy trực tuyến, đó là lý do tại sao tôi đã hỏi trên các diễn đàn trực tuyến khác nhau. Theo tôi, không có nguồn nào tốt hơn một người đã thực sự thực hiện thiết kế này trong quá khứ.

Cảm ơn các bình luận của bạn, điều đó giúp tôi suy nghĩ nhiều hơn tốt hơn là không có phản hồi nào cả.

 

[Ralston18]

Thú vị...

Trong khi chờ đợi, liệu một ứng dụng thiết kế như thế này có hữu ích không?

https://easyeda.com/

(Không phải là khuyến nghị hay xác nhận - chỉ là một suy nghĩ.)

Có nên thử nghiệm trên bảng mạch không?